._ut schrieb:
EFI ist ein Firmware-Interface. Und die Firmware beim x86 heißt BIOS.
Nur mal um das Missverständnis von vornherein auszuschließen: Glaubst du das ein x86-Prozessor ohne BIOS nicht lauffähig ist?
Das ist nämlich nicht der Fall. Es gibt z.B.
LinuxBIOS (der Name tut nichts zur Sache, sondern bezieht sich nur darauf was es ersetzt). Das ganze bootet direkt einen Linux-Kernel vom Firmware-Chip (nix mehr mit legacy 16-bit-Code, es wird direkt in den Protected-Mode gewechselt in den ersten paar Instructions - das Licht deiner Zimmerlampe braucht länger um in deine Augen zu gelangen als das Ding braucht um in den Protected-Mode zu schalten wenn du den Powerknopf drückst).
Es würde mich auch stark wundern wenn das x86-EFI auf das alte BIOS aufbaut. Es gibt keinen Grund dafür. Es wird vermutlich viel eher ein Emulationslayer verwendet um alte BIOS-Interrupts auch noch verarbeiten zu können.
http://de.wikipedia.org/wiki/Extensible_Firmware_Interface schrieb:
# BIOS emulieren (also Kompatibilität zu vorhandenen BIOS)
Und wiedermal ein Mythos weniger.
._ut schrieb:
Na gut, es ist kein Grundprinzip von CISC, sondern des x86:
Wir entwerfen einen Befehlssatz ohne Sinn und Verstand, den kein Prozessorkern verarbeiten kann
Damals wurde x86 sehr wohl direkt verarbietet.
._ut schrieb:
dann entwerfen wir einen Prozessorkern mit einem anderen Befehlssatz und damit das ganze zusammengeht eine Einheit, die die Befehle umwandelt. Da das nicht richtig läuft, entwerfen wir einen neuen Prozessorkern mit einem anderen Befehlssatz und wiederum einen neue Einheit, die die Befehle umsetzt. Und das immer wieder von neuem, anstatt mal den Befehlssatz, der das eigentliche Problem darstellt, zu ändern.
G5 hat mehr Decoding-Stages als ein Conroe, d.h. er verbraucht mehr Zeit damit die Befehle zu "verstehen" und auf seine Einheiten zu verteilen - soviel erstmal dazu.
Klar braucht man etwas mehr Logik um die x86-Befehle in Micro-Ops zu zerlegen, andererseits geht das aber heutzutage genauso schnell (der Athlon 64 benützt z.B. einen Massive-Parallel-Predecoder der
jeden Takt 4 x86-Instructions dekodieren kann, obwohl die Instruction-Länge nicht vorher bekannt ist) wie bei einem RISC-Befehlssatz und andererseits sind die variablen Befehlslängen von x86 eine Art Huffman-Coding. Alles was oft gebraucht wird ist kurz. Die Programme sind ggü. PowerPC kleiner was sich vorteilhaft auswirkt weil den Instruction-Cache damit besser auslasten kann. Zudem kann das Decoding-Frontend mit einem gleich großen Instruction-Window mehr Parallelität aus x86 ziehen als aus PowerPC, da mehr Metainformationen in den Instructions gespeichert sind (z.B. Load/Store und Addition zusammen).
Es sind beides Von-Neumann-Architekturen, die sich nach dem Frontend vom Prozessor-Design kaum noch unterscheiden.
So archaisch wie du tust ist x86 seit dem 386 eh nicht mehr. Du solltest dir evtl. mal die Instruction-References von beidem zu Gemüte führen bevor du wild in die Gegend hinein interpretierst.
._ut schrieb:
Und weil jeder weiss, dass der Befehlssatz weder Sinn, noch Verstand hat, wird der neue Prozessorkern mit dem neuen Befehlssatz an die große Glocke gehängt, um Glauben zu machen, dass jetzt alles besser wäre.
Nirgends hat Intel jemals direkte Spezifikationen zu den intern verwendeten µOps veröffentlicht oder damit "geprahlt". Es wurde veröffentlicht wie viele Recheneinheiten vorhanden sind o.Ä., aber das tut IBM ja auch.
._ut schrieb:
Im Gegensatz dazu ist beim PowerPC von vorne herein ein Befehlssatz mit Sinn und Verstand entworfen worden, den der Prozessorkern gut verarbeiten kann.
Den man heute aber auch schon wieder dekodieren muss um entsprechende Out-Of-Order-Execution überhaupt zu ermöglichen. Das interne Befehlsformat ist
kein PowerPC bei G5. Ganz und gar nicht.
._ut schrieb:
Um hier Verbesserungen zu erreichen müssen nicht dauernd neue Kerne mit neuen Befehlssätzen und neue Einheiten, die die Befehle umsetzen entwickelt werden, hier muss nur hier und da am Kern gefeilt werden.
Das gilt auch für RISC (joo das kann ich belegen, gibt genügend Ars-Technica-Artikel zu G5 und G4
)