freke schrieb:
Das ist so nicht ganz richtig. Mit der Einführung der Pentium-CPUs basieren die Intel-Prozessoren auch auf RISC.
Quatsch. IA32 ist CISC und wird immer CISC bleiben. Da kann intern gemacht werden was es will CISC und RISC beschreiben die ISA und somit kann nie ein CISC mal RISC werden selbst wenn intern die uOps eine RISC ähnliche Struktur haben.
Die überlegene Architektur war eindeutig PPC. Man darf nicht alles in einen Topf schmeißen. Die Prozessorentwicklung besteht nicht nur aus einem Architekturdesign sondern auch Faktoren wie Herstellungsprozesse die sich auf die Geschwindigkeit und Kosten der Prozessoren auswirken oder Architekturunabhängige Entwicklungen.
Die Mikroarchitektur (also die Implementierung der Architektur) hat sich vom P3 zu P4 Vollkommen verändert und trotzdem gehören beide der IA32 Architektur an. Entwicklungen wie Trace-Cache können auch für andere Architekturen angewendet werden und würden sicher auch einen PPC gut stehen. Bessere techniken der Sprungvorhersage können für so gut wie alle Architekturen implementiert werden und erhöhen die Performance.
Die Idee hinter RISC war die Befehle zu vereinfachen. Ein RISC Befehl ist dadurch nicht mehr so komplex wie ein CISC Befehl, d.h. CISC Befehle "können mehr", der Vorteil aber ist die Befehle alle gleich lang sind, einfach zu dekodieren sind und wenige Adressierungsarten (Stichwort Load-Store Architektur) besitzen. Durch diese Einschränkung bei den Befehlen hatte man den Vorteil das man relativ einfach Pipelines realisieren konnte und die Chips auch sehr hoch takten konnte. Ja hohe Taktfrequenzen hat man sich durch dieses einfachere Design erhofft und auch bekommen.
Wie kommt es nun das die x86 heutzutage so hohe Frequenzen fahren können während RISC CPUs Augenscheinlich einen defizit in der Hinsicht habe? Um die Kompatibilität, die ja sehr wichtig ist sonst würde Intel die IA32 schon längst einstampfen, musste man sich was einfallen lassen und grob gesagt schaltet man vor einem RISC ähnlichen Kern (der uOps ausführt) eine Pipelinestufe die die komplexen CISC Befehle in RISC ähnlich uOps umwandeln. Einige CISC Befehle werden in richtige kleine "uOps Programme" umgewandelt.
Man kann sich natürlich fragen weshalb überhaupt ein CISC Befehlssatz erfunden wurde wenn er offensichtlich viele Nachteile gegenüber RISC hat. Das lässt sich einfach damit begründen das diese Art von Befehlssatz aus einer Zeit kommt in der Speicher extrem teuer war. Unterschiedlich lange Befehle, viele Adressierungsarten, komplexe Befehle, das alles sind Sachen die Speicher sparen und damals war ein CPU Designkriterium einfach eine hohe Codedichte. Die Codedichte wird oft als Vorteil von CISC Architektur gegenüber RISC dargestellt wird weil dadurch der Instruction-Cache mehr Befehle speichern kann, was nicht bedacht wird das in den neuen x86 Varianten die uOps in den Cache geschrieben werden und nicht die CISC Befehle.
Naja diese "Transition" wird durchgezogen und zwar nicht weil die PPC Architektur schlecht ist sondern weil Intel zum einen für des Desktop Bereich eine größere Auswahl an Prozessoren besitzt (schließlich gehören Desktop Prozessoren zum Kerngeschäft) und IBM den Anforderungen Apples einfach nicht gewachsen ist. Es geht bestimmt nicht um den fehlenden G5 3.0 Ghz sondern wohl eher um den fehlenden G5 Mobile. Hier müssten auf jeden Fall invesitionen getätigt werden da moderne stromsparende Designs z.B. Rechenwerke abschalten können usw. Die PowerPCs sind ja Consumer freundliche Power Chips, der G5 basiert ja auf den Power4. Der Große Bruder ist somit nicht gerade für den Mobilen Einsatz konzipiert.